http://dspace.univ-tiaret.dz:80/handle/123456789/80 2026-02-01T09:42:23Z http://dspace.univ-tiaret.dz:80/handle/123456789/15715 Titre: The purpose of deep learning model using embedding technique in arabic sentiment analysis Auteur(s): AOUMEUR, Nour El Houda Résumé: Social media, widely used by Internet users to express their opinions on a given topic, has become one of the main sources of information for analysts. Sentiment analysis (SA) is a growing area of research of natural language processing (NLP) and machine learning (ML) tools to identify and label opinion text. Sentiment analysis is an important task in fields related to data analysis and information mining. In this study, the books of the most famous Arab authors were read and each sentence was manually extracted and labeled. This research aimed to generate a new Classical Arabic dataset (CASAD). In addition, feature extraction from these datasets is generated using word embedding techniques equivalent to Word2vec, which can extract deep relationships representing features of formal Arabic languages. Some machine learning techniques, such as support vector machine (SVM), logistic regression (LR), naive bayes (NB), K-nearest neighbor (KNN), latent Dirichlet allocation (LDA), and classification tree and regression are used to evaluate the features for classical Arabic (CART). In addition, statistical techniques such as validation and reliability are used to evaluate the labels of this dataset. Finally, using six machine learning algorithms for 10-fold cross-validation, our tests evaluated the classification rate of the feature extraction matrix into two and three classes, and the results showed that the Logistic regression with Word2Vec was the most effective in predicting the occurrence of polarizing topics. 2024-06-02T00:00:00Z http://dspace.univ-tiaret.dz:80/handle/123456789/12461 Titre: Mise en place d’une méthodologie formelle pour la simulation et la validation des architectures à base de GPU Auteur(s): ZOUANEB, Imane Résumé: Un système sur Puce (SoC) est un système électronique complet intégré sur une puce. Il peut être constitué d’une ou plusieurs unités de calcul dont le GPU. Le GPU est considéré comme un coprocesseur permettant de paralléliser l’exécution des tâches sur le SoC et de décharger le CPU. La modélisation et la spécification d'un Système sur Puce embarqué n'est pas une tâche facile à faire. Il existe de nombreuses méthodes pour modéliser ce type d'applications. Nous proposons de faire le couplage entre deux méthodes : une spécification semi-formelle par UML et le profil MARTE chargé de la modélisation des systèmes embarqués temps réel, et une spécification formelle en Event B sûre, valide et prouvée par un outil pertinent appelé RODIN. Nous avons généré un code GPU (CUDA et OpenCL) à travers les raffinements successifs de la spécification formelle du SoC en Event B et nous avons aussi proposé de nouveaux types en utilisant le Theory plug-in. Nous avons développé quelques applications parallèles sur GPU tels que l’addition vectoriel, la détection de pics de spectre Raman et la classification par ACP pour optimiser le temps d’exécution et faire une comparaison avec le code généré automatiquement. 2023-05-30T00:00:00Z http://dspace.univ-tiaret.dz:80/handle/123456789/531 Titre: Approche à base d’opérateurs pour la validation formelle de systèmes micro-électroniques orientés NoC Auteur(s): Abdelhamid HARICHE Résumé: Les travaux de recherche menés par cette thèse s’effectuent dans le cadre des projets au niveau du laboratoire LIM (Laboratoire de la recherche Informatique et Mathématique Université de Ibn Khaldoun de Tiaret). Ils s’inscrivent dans l’utilisation de la méthode formelle Event-B et l’outil de développement RODIN en vue d’effectuer la réalisation des systèmes micro-électroniques embarqués. L’idée à développer consiste à enrichir le processus de conception d’un système embarqué par la notion de preuve formelle délivrée par l’outil RODIN. Plus précisément, il s’agit de développer un flot de conception permettant de générer de manière incrémentale (à base des opérateurs de raffinement qui manipulent des théories) et prouvée (couvre le code VHDL et les propriétés de système) une architecture microélectronique synthétisable. L’application durant ce projet et le développement d’un système de communication à base des réseaux sur puce tolérant aux fautes pour les systèmes multiprocesseurs sur puce (MultiProcessor System on Chip–MPSoC) à base de technologie FPGA. L’objectif principal de la thèse est d’introduire la notion d’opérateurs au niveau du concept de raffinage utilise dans la méthode Event-B.Le domaine d’applications concerne des systèmes micro- électroniques notamment les NoC (Network-On-Chip) développés en utilisant les technologies FPGA pour créer des systèmes auto-organisés. Le travail de recherche à mener consiste à introduire un ensemble d’opérateurs algébriques dans le processus de spécification qui commence à partir d’un modèle abstrait de haut niveau vers un modèle concret qui est représenté par une description VHDL ou RTL. L’objectif est de mettre en place un ensemble de règles formelles permettant de générer automatiquement ou semi automatiquement certaines actions de raffinages qui se terminent par l’étape de la génération de code. La contribution de cette thèse consiste à commander le processus de raffinage et proposer un ensemble de choix aux concepteurs de circuits comme une large solution permettant d’optimiser l’architecture cible à base de la technologie FPGA. Les systèmes à base NoC : architectures à base de FPGA tolérantes aux fautes, seront adoptés comme exemple d’explication plus qu’une étude de cas de validation de l’approche proposés.D’un autre coté plusieurs formalismes seront explorés dans la littératures tels que BIP, CSP pour avoir une formalisation fine de la notion de raffinages. L’introduction de la notion d’opérateurs de raffinement (créer, enrichir, restreindre, renommer) au niveau de Event-B par l’intermédiaire des théories implique la révision du système de façon plus générique, par l’ensemble des obligations de preuves développées au niveau de l’outil RODIN dédié à la méthodologie Event-B. 2019-01-01T00:00:00Z http://dspace.univ-tiaret.dz:80/handle/123456789/530 Titre: Conception Incrémentale Prouvée pour prototypage rapide de NoC tolérant aux fautes à base de technologie FPGA : CIPRONoC Auteur(s): DAOUD Hayat Résumé: Les approches pour la conception de tolérance aux fautes de réseau sur puce (NoC) pour une utilisation dans un System-on-Chip (SoC) à base de technologie reconfigurable FPGA sont complexes surtout pour les systèmes sur puce multiprocesseur (MPSoC). Pour ce but, l'utilisation de méthodes formelles rigoureuses, basées sur la conception incrémentale et la théorie de la preuve, est devenue une étape essentielle dans le processus de validation. La méthode formelle Event-B est une approche prometteuse pour être utilisée pour développer un modèle et de prouver la sûreté de fonctionnement des architectures MPSoCs. À cet effet, ce manuscrit propose une approche de la vérification formelle pour NoCs et les contraintes de sûreté de fonctionnement d‘une architecture NoC comprenant le choix relatif au chemin de routage des paquets de données et la stratégie imposée pour les nœuds détectés comme défectueux. Le processus de formalisation est basé sur un développement correctement validé par construction de l'architecture NoC en utilisant le formalisme de Event-B. La partie statique du modèle est spécifiée dans le contexte et la partie dynamique dans la machine. Les résultats obtenus par raffinement démontrent l‘efficacité de détecter au préalable des erreurs dans un système afin de proposer des solutions pour assurer un fonctionnement fiable. 2019-01-01T00:00:00Z